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西門(mén)子數(shù)字化工業(yè)軟件日前宣布與臺(tái)積電深化合作，開(kāi)展一系列新的認(rèn)證與協(xié)作，多款西門(mén)子 EDA 工具與解決方案通過(guò)臺(tái)積電新工藝技術(shù)認(rèn)證。

臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)管理事業(yè)部主管 Dan Kochpatcharin 表示：“臺(tái)積電與包括西門(mén)子在內(nèi)的設(shè)計(jì)生態(tài)系統(tǒng)合作伙伴攜手合作，為客戶(hù)提供經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)解決方案，充分發(fā)揮臺(tái)積電先進(jìn)工藝的強(qiáng)大性能和能效優(yōu)勢(shì)，幫助客戶(hù)持續(xù)實(shí)現(xiàn)技術(shù)創(chuàng)新。”

西門(mén)子 Calibre 通過(guò)臺(tái)積電 N2 工藝認(rèn)證

用于集成電路 (IC) 驗(yàn)證 sign-off 的 Calibre® nmPlatform 工具現(xiàn)已獲得臺(tái)積電的 N2 工藝認(rèn)證，可為早期采用臺(tái)積電 N2 工藝技術(shù)的廠商提供全面支持。獲得認(rèn)證的 Calibre 工具包括 Calibre® nmDRC 軟件、Calibre® YieldEnhancer™ 軟件、Calibre® PERC™ 軟件和 Calibre® nmLVS 軟件。

臺(tái)積電還對(duì)用于晶體管級(jí)電遷移 (EM) 和壓降 (IR) sign-off 的西門(mén)子 mPower™ 模擬軟件進(jìn)行 N4P 工藝認(rèn)證，雙方共同客戶(hù)現(xiàn)在能夠使用 mPower 獨(dú)特的 EM/IR sign-off 解決方案進(jìn)行下一代的模擬或射頻 (RF) 設(shè)計(jì)。

此外，臺(tái)積電的 N4P、N3E 和 N2 定制設(shè)計(jì)參考流程 (CDRF) 目前可與西門(mén)子的 Solido™ Design Environment 軟件配合使用，用于高 sigma 下的先進(jìn)偏差感知驗(yàn)證。用于納米級(jí)模擬、RF、混合信號(hào)、存儲(chǔ)器和定制化數(shù)字電路的電路驗(yàn)證的西門(mén)子 Analog FastSPICE 平臺(tái)，也已成功獲得臺(tái)積電 N5A、N3E、N3P 和 N2 工藝認(rèn)證。作為臺(tái)積電 N4P、N3E 和 N2 工藝 CDRF 的一部分，Analog FastSPICE 能夠支持臺(tái)積電的可靠性感知仿真技術(shù)，解決 IC 老化和實(shí)時(shí)自熱效應(yīng)問(wèn)題，并提供其他可靠功能。

Aprisa 布局布線解決方案獲 N3 技術(shù)認(rèn)證

西門(mén)子的 Aprisa™ 布局布線解決方案通過(guò)臺(tái)積電的 N3E 工藝認(rèn)證，進(jìn)一步加強(qiáng)西門(mén)子在數(shù)字實(shí)施領(lǐng)域的投資承諾，Aprisa 易于使用，能夠幫助客戶(hù)快速向 N3E 節(jié)點(diǎn)遷移。

西門(mén)子數(shù)字化工業(yè)軟件 IC-EDA 執(zhí)行副總裁 Joe Sawicki 表示：“臺(tái)積電的創(chuàng)新速度令人驚嘆，我們很高興能夠與臺(tái)積電建立長(zhǎng)期合作伙伴關(guān)系，持續(xù)優(yōu)化適用于臺(tái)積電新工藝的 EDA 解決方案，讓雙方共同客戶(hù)從中受益，滿(mǎn)足客戶(hù)快速變化的市場(chǎng)和業(yè)務(wù)需求。”

臺(tái)積電認(rèn)證西門(mén)子 3D IC 解決方案

多個(gè)西門(mén)子的 3D IC 解決方案也在臺(tái)積電 3DFabric™ 技術(shù)認(rèn)證方面取得了實(shí)質(zhì)性進(jìn)展。臺(tái)積電已對(duì)西門(mén)子的 Calibre® 3DSTACK 軟件進(jìn)行了 3Dblox 2.0 標(biāo)準(zhǔn)認(rèn)證，包括物理分析和電路驗(yàn)證。此項(xiàng)認(rèn)證包括對(duì)小芯片間 DRC 和 LVS 檢查的支持，滿(mǎn)足臺(tái)積電 3DFabric 技術(shù)要求。

此外，臺(tái)積電還認(rèn)證了一系列 Tessent™ 3D IC 解決方案，包括 Tessent 階層架構(gòu)式 DFT、帶有增強(qiáng)型 TAP 的 Tessent Multi-die（測(cè)試訪問(wèn)端口 - 符合 IEEE 1838 標(biāo)準(zhǔn)）、使用流掃描網(wǎng)絡(luò) (SSN) 和 IEEE 1687 IJTAG 網(wǎng)絡(luò)技術(shù)的原生 FPP (Flexible parallel port) 支持。雙方還按照臺(tái)積電 3Dblox 標(biāo)準(zhǔn)投資構(gòu)建 3D IC 測(cè)試生態(tài)系統(tǒng)，包括已知良好裸片 (KGD) 環(huán)回測(cè)試和利用 BMAP 和 PMAP 標(biāo)準(zhǔn)進(jìn)行物理感知的芯片間故障檢測(cè)及診斷。